Логические трудозатраты

Логические трудозатраты, метод логических трудозатрат (англ. logical effort, method of logical effort) — термин, введённый Айвеном Сазерлендом и Бобом Спроулом в 1991 году в описании разработанного ими метода оценки временной задержки в логических элементах КМОП. Метод позволяет выбрать оптимальную конфигурацию логических схем для выполнения определённой логической функции и масштабировать логические схемы для достижения минимальной возможной временной задержки.

Задержка в логической схеме

Единицей измерения задержки является величина τ = 3RC, которая представляет собой время задержки простого инвертора, нагруженного одним входом аналогичного инвертора при отсутствии паразитной ёмкости. Безразмерная величина, соответствующая этой задержке, называется «нормализованной задержкой». Некоторые авторы определяют базовую задержку как FO4 (англ. fan-out 4; задержка инвертора, управляемого инвертором вчетверо меньшего размера и нагруженного инвертором вчетверо большего размера). Абсолютная задержка определяется как произведение нормализованной задержки d и величины τ:

$d_{abs}=d\cdot \tau .$

В микросхемах, изготовленных в типовом 600-нм технологическом процессе τ составляет около 50 пс, в процессе 250 нм — 20 пс, в процессе 180 нм — 12 пс, в процессе 45 нм — 4–5 пс.

Нормализованную задержку логической схемы можно выразить в виде суммы двух компонент: нормализованной «паразитной задержки» p (которая равна задержке ненагруженного инвертора), и «трудозатрат логического элемента» f (которые зависит от нагрузки):

$d=p+f.$

Трудозатраты логического элемента складываются из двух компонент: «логических трудозатрат» g, которые вычисляются как отношение входной ёмкости рассматриваемой схемы к входной ёмкости инвертора, обеспечивающего такой же выходной ток (g является константой для определённого класса схем и определяется топологией схемы); и «электрических трудозатрат» h, которые являются отношением ёмкости нагрузки к входной ёмкости схемы. Следует заметить, что логические трудозатраты, в отличие от электрических, не принимают во внимание ёмкость нагрузки. Трудозатраты логического элемента равны

$f=gh.$

Тогда выражение для нормализованной задержки можно записать в виде

$d=p+gh.$

Расчёт логических трудозатрат однокаскадной логической схемы

КПОП инверторы на критическом пути обычно конструируются с γ = 2. Другими словами, p-канальный полевой транзистор комплементарной пары делается вдвое шире (и, соответственно, имеет вдвое большую ёмкость), чем n-канальный. Это делается для того, чтобы сопротивление их каналов (и, следовательно, ток включения и выключения) были примерно равными.

Размеры всех транзисторов выбираются так, чтобы выходной ток схемы был равен выходному току инвертора, построенного из p-транзистора двойной и n- транзистора одинарной ширины.

The output drive of a gate is equal to the minimum – over all possible combinations of inputs – of the output drive of the gate for that input.

The output drive of a gate for a given input is equal to the drive at its output node.

The drive at a node is equal to the sum of the drives of all transistors which are enabled and whose source or drain is in contact with the node in question. A PMOS transistor is enabled when its gate voltage is 0. An NMOS transistor is enabled when its gate voltage is 1.

Когда размеры элементов выбраны, логические трудозатраты на выходе схемы являются суммой ширин всех транзисторов, чьи истоки или стоки соединены с входом схемы. Логические трудозатраты каждого входа вляются суммой ширин всех транзисторов, чьи затворы соединены с этим же входом схемы.

Логические трудозатраты схемы в целом являются отношением выходных логических трудозатрат к сумме входных логических трудозатрат.

Многокаскадные логические схемы

Главное преимущество метода логических трудозатрат состоит в том, что он может быть легко распространён на многокаскадные схемы. Суммарная нормализованная задержка пути D можно описать в термина суммарных «трудозатрат пути» F и паразитной задержки пути P (которая являются суммой паразитных задержек каждого каскада):

$D=NF^{1/N}+P.$

Трудозатраты пути выражаются в терминах «логические трудозатраты пути» G (произведение логических трудозатрат каждого элемента) и «Электрические трудозатраты пути» (отношение нагрузки пути к его входной емкости).

Для путей, где каждый элемент нагружен только одним элементом (т.е. следующим элементом пути),

$F=GH.$

Однако для схем, имеющих разветвления, необходимо принимать во внимание «трудозатраты разветвления» b; это отношение полной ёмкости, которой управляет схема, к ёмкости рассматриваемой цепочки:

$b={\frac {C_{onpath}+C_{offpath}}{C_{onpath}}}.$

This yields a path branching effort B which is the product of the individual stage branching efforts; the total path effort is then

$F=GHB$

It can be seen that b = 1 for gates driving only one additional gate, fixing B = 1 and causing the formula to reduce to the earlier non-branching version.

Minimum delay

It can be shown that in multistage logic networks, the minimum possible delay along a particular path can be achieved by designing the circuit such that the stage logical efforts are equal. For a given combination of gates and a known load, B, G, and H are all fixed causing F to be fixed; hence the individual gates should be sized such that the individual stage efforts are

$f=F^{1/N}$

where N is the number of stages in the circuit.

Примеры

Задержка инвертора

A CMOS inverter circuit.

По определению, логические трудозатраты g инвертора равны 1. Если инвертор нагружен входом такого же инвертора, то электрические трудозатраты h также равны 1.

Паразитная задержка p инвертора также равна 1 (она может быть найдена с помощью модели элморовской задержки инвертора).

Следовательно, суммарная нормализованная задержка инвертора, нагруженного входом аналогичного инвертора, равна

$d=gh+p=(1)(1)+1=2.$

Задержка элементов И-НЕ и ИЛИ-НЕ

Логические трудозатраты двухвходового элемента И-НЕ равны g = 4/3, поскольку элемент И-НЕ с входной ёмкостью 4 обеспечивает тот же ток, что инвертор с входной ёмкостью 3. Аналогично, логические трудозатраты двухвходового элемента ИЛИ-НЕ равны g = 5/3. Из-за меньших логических трудозатрат элементы И-НЕ предпочтительней, чем ИЛИ-НЕ.

Для элементов с большим числом входов логические трудозатраты следующие:

Логические трудозатраты по входу для статических КМОП элементов с γ = 2

	Число входов
Тип элемента	1	2	3	4	5	n
Инвертор	1	—	—	—	—	—
И-НЕ	—	${\frac {4}{3}}$	${\frac {5}{3}}$	${\frac {6}{3}}$	${\frac {7}{3}}$	${\frac {n+2}{3}}$
ИЛИ-НЕ	—	${\frac {5}{3}}$	${\frac {7}{3}}$	${\frac {9}{3}}$	${\frac {11}{3}}$	${\frac {2n+1}{3}}$

Нормализованная паразитная задержка элементов И-НЕ и ИЛИ-НЕ равно числу входов.

Следовательно, нормализованная задержка двухвходового элемента И-НЕ, нагруженного таким же элементом (при этом электрические трудозатраты равны 1) составляет

$d=gh+p=(4/3)(1)+2=10/3,$

а для двухвходового элемента ИЛИ-НЕ

$d=gh+p=(5/3)(2)+1=13/3.$

Источники

• Рабаи Ж.М., Чандракасан А., Николич Б. Цифровые интегральные схемы: методология проектирования, 2-е издание.: Пер. с англ. — М.: ООО «И.Д. Вильямс», 2007. — 912 с.: ил.

Further reading

• Sutherland, Ivan E.; Sproull, Robert F.; Harris, David F. Logical Effort: Designing Fast CMOS Circuits (англ.). — Morgan Kaufmann, 1999. — ISBN 1-55860-557-6.
• Weste, Neil H. E.; Harris, David. CMOS VLSI Design: A Circuits and Systems Perspective, 3rd Ed (англ.). — Pearson/Addison-Wesley, 2011. — ISBN 0-321-54774-8.