Тестовая структура

Материал из Википедии — свободной энциклопедии
Перейти к: навигация, поиск
Оборудование для тестирования полупроводниковой подложки на растяжение-сжатие, может применяться для тестирования адгезии

Тестирование полупроводниковых пластин, тестовый контроль полупроводниковой пластин - один из этапов полупроводникового производства. Во время этого этапа автоматизированные установки тестирования проводят функциональное тестирование интегральных схем, изготовленных на полупроводниковой пластине. Этот этап проводится на неразрезанной пластине и позволяет определить, какие из схем были корректно изготовлены и могут быть переданы на этап корпусирования.

Тестовые структуры[править | править вики-текст]

Тестовая структура — структура, формируемая на полупроводниковой пластине, используемая в процессе тестового контроля пластин и микросхем на производстве. Тестовым кристаллом называют совокупность различных тестовых структур, сформированных в определённой области рабочей пластины параллельно с кристаллами производимых микросхем. Тестовые структуры должны иметь определённое сходство с рабочими компонентами интегральных схем (ИС), чтобы объективно отражать их свойства. Все тестовые структуры имеют большое число конструкторских, топологических и схемотехнических исполнений.

По назначению структуры делят на параметрические и функциональные.

  • Параметрические тестовые структуры предназначены для исследования физических параметров компонентов ИС, таких как геометрические размеры топологических элементов, удельное поверхностное сопротивление слоёв, качество металлизации. Конструктивно такие тестовые структуры могут быть выполнены в виде различных поверхностных резисторов, встречно-штыревых линий либо группы контактов.
  • Функциональные тестовые структуры предназначены для исследования функциональности или контроля работоспособности ИС после прохождения всех технологических операций. Конструктивно функциональные тестовые структуры могут быть выполнены в виде транзисторов, кольцевых генераторов, различных логических элементов; позволяют контролировать скорость рекомбинации и время жизни носителей заряда, профиль распределения примесей, динамические характеристики прибора.

Тестировщик полупроводниковых пластин[править | править вики-текст]

Тестировщик 8-дюймовых полупроводниковых пластин, показан с верхней панели, тестер и элементы зондовой платы для наглядности удалены.
Российский тестировщик полупроводниковых пластин Зонд-А5

Тестировщик полупроводниковых пластин (установка автоматической разбраковки пластин) это устройство, использующееся для проверки интегральных схем, сформированных на пластине до порезки на отдельные чипы. Для электрического тестирования набора чипов полупроводниковых приборов или ИС на пластине используются так называемые «зондовые платы» (probe card (англ.)) либо зондовые держатели, содержащие набор зондов (например игл для электрического контакта) удерживающиеся на месте (или подвижные по вертикали) в то время как пластины, вакуумно прикрепленные к подвижному патрону, могут перемещаться в двух (трех) координатах плюс вращение. Таким образом тестировщик перемещает набор зондов в позицию над одним из чипов и опускает на него зонды. Когда один чип протестирован тестировщик перемещает пластину на следующий чип, и дает сигнал на проведение следующего теста. Тестировщик полупроводниковых пластин, как правило, отвечает за загрузку и выгрузку пластин из транспортной тары (или кассеты) и оснащен оптикой автоматического распознавания, способной выравнивать пластину с достаточной точностью, чтобы обеспечить точное позиционирование кончиков зондов на контактных площадках на подложке [1].

Тестировщик полупроводниковых пластин осуществляет испытание и разбраковку чипов на линии скрайбирования пластины. Некоторые компании получают большую часть информации о производительности устройств по результатам этих испытаний. [2]

Результаты тестирования и позиции запоминаются для последующего использования при упаковке IC. Иногда чипы имеют внутренние запасные ресурсы для ремонта (например, микросхемы флэш-памяти), если они не проходят тесты, эти свободные ресурсы могут быть использованы. Если исправить дефект за счет избыточности не удалось, чип считается неисправным и отбрасывается. Такие чипы на пластине обычно помечают чернильной точкой , или информация о дефектных чипах сохраняется в файл, так называемый «wafermap»[3]. Это «wafermap» затем отправляется на линию корпусирования, где отбираются только годные чипы, либо происходит корпусировка в разные корпуса по результатам тестов.

В некоторых редких случаях, чип, который проходит некоторые, но не все тесты по-прежнему можно использовать как продукт, как правило, с ограниченной функциональностью. Наиболее распространенным примером этого являются микропроцессоры, для которых только лишь часть кэш-памяти на кристалле или некоторые из ядер многоядерного процессора являются полнофункциональными. В этом случае процессор может иногда продаваться за более низкую стоимость с меньшим объёмом памяти или меньшим количеством ядер, следовательно, со сниженной производительностью.

Содержание всех тестовых шаблонов и последовательность их применения к интегральным схемам называют тестовой программой.

После резки на отдельные чипы и упаковки ИМС, упакованные чипы будут проверены еще раз на этапе тестирования ИС, как правило, с теми же или очень похожими тестовыми моделями. По этой причине, можно подумать, что тестирование пластины ненужный, избыточный шаг. На самом деле это не всегда так, поскольку удаление дефектных чипов экономит значительную стоимость упаковки неисправных устройств. Однако, когда доходность производства настолько высока, что тестирование пластины стоит дороже, чем затраты на упаковку чипа устройства, шаг тестирования пластин может быть пропущен и чипы пройдут слепую сборку.

Примечания[править | править вики-текст]

  1. Физические методы диагностики в микро- и наноэлектронике / под ред. А.Е.Беляева, Р.В.Конаковой. Харьков: ИСМА. 2011. – 284 с.(5,7 Mb)ISBN 978-966-02-5859-4
  2. "Startup enables IC variability characterization" // EETimes Asia, Richard Goering 2006
  3. http://www.patentsencyclopedia.com/app/20150362548 Patent application #20150362548 WAFER MAP IDENTIFICATION SYSTEM FOR WAFER TEST DATA

Ссылки[править | править вики-текст]